半导体这行，过去几十年最核心的玩法，基本就是把晶体管越做越小、越塞越密。

但现在问题来了：平面上快挤不动了。

据韩国媒体报道，三星电子近日在全球顶级半导体会议之一 VLSI Symposium 2026 上，展示了下一代 3D堆叠场效应晶体管技术。相关论文还从超过1000份投稿中脱颖而出，被选为最佳论文。

这不是普通“工艺又进步了一点”的新闻。三星这次真正关键的地方，是在逻辑半导体领域实现了行业领先的 3D堆叠FET结构。

简单说，以前晶体管主要是在平面上排队，现在三星想让它们往上堆楼。

摩尔定律卷到后半场，芯片厂终于开始从“摊大饼”改成“盖高楼”。

为什么要垂直堆叠

传统芯片扩展，主要靠二维平面继续缩小晶体管。

但先进工艺越来越接近物理极限，器件间距、电气干扰、互连延迟和功耗问题，都变得越来越难压。

晶体管当然还能继续缩，但每往前一步，成本和难度都更吓人。

所以三星这次的思路，是把晶体管从平面排列转向 垂直堆叠。这意味着逻辑芯片不再只靠横向缩小尺寸，而是开始利用高度方向提升密度。

这也是为什么它被认为是逻辑芯片进入 “三维扩展” 时代的重要信号。

密度和能效都想翻倍

根据公开信息，三星这项技术实现了 42nm栅极间距，超过以往行业的 48nm 水平。

同时，它采用 三重堆叠纳米片通道结构，并通过垂直堆叠 nFET和pFET，让晶体管占地面积理论上减少约一半。

换句话说，同样一块芯片面积里，未来有机会塞进接近两倍的晶体管。

三星认为，这项技术有望让 功耗效率提升一倍，性能最高提升 100%。对于AI芯片和高性能计算芯片来说，这种提升非常诱人。

因为AI算力最缺的不是PPT词汇，而是实打实的计算密度和能效。

从存储堆叠到逻辑堆叠

垂直堆叠这件事，大家在存储领域其实已经见过。

比如 V-NAND，就是通过垂直堆叠存储单元，突破平面密度极限。HBM也靠堆叠结构提升带宽和容量。

但把类似思路推到 逻辑晶体管 层面，意义更大，难度也更高。

因为逻辑芯片不只是存数据，而是要高速计算、频繁切换、控制功耗和延迟。每一个晶体管的位置、连接和电气特性，都更难伺候。

所以三星这次展示的3D堆叠FET，真正代表的是一种方向变化：先进逻辑竞争不再只是追逐“几纳米”，还要看器件结构、空间效率和系统级能效。

后摩尔时代的新战场

从行业角度看，三星这项突破是后摩尔时代的重要信号。

随着传统平面缩放越来越困难，未来芯片性能提升不会只靠单一路径，而会同时依赖 垂直晶体管堆叠、背面供电、先进封装、Chiplet以及系统级协同优化。

这几条路线合在一起，才可能继续推动AI芯片、高性能计算芯片往前走。

三星这次的突破，可以用一句话概括：它真的让逻辑芯片里的晶体管“站起来”了。

这既是器件层面的进步，也是三星在AI半导体和先进逻辑工艺竞争中释放的信号。接下来，谁能把这些实验室成果稳定量产，谁才算真正拿到下一代芯片战争的入场券。